13 個月月薪

1.負責先進工藝節點下模擬 IP、數模混合、高速接口模塊以及芯片頂層全定製版圖開發、Floor-plan 規劃、電源網絡規劃、器件佈局、關鍵信號線佈線，面向 PPA、信號完整性、電源完整性做版圖層面優化； 2.深度喫透 Foundry 先進工藝 PDK、設計規則、DFM 製造性約束，處理多重光刻、EUV、dummy 填充、Fin-fet 器件佈局限制、最小間距、金屬層次約束等先進製程特有風險，提前規避天線效應、電遷移 EM、IR-Drop 壓降、Latch-up、ESD、器件失配、串擾、寄生 RC 過高問題； 3.獨立完成 DRC、LVS、ERC、ANT、PEX 寄生提取、XRC、EM/IR-Drop 籤核全套物理驗證；閉環所有版圖違規項，輸出可交付Tape-out 的 GDSII 數據、版圖檢查報告、技術文檔； 4.和模擬設計師、數字後端深度對接，根據後仿真反饋迭代版圖，優化差分走線、器件對稱匹配、敏感區域屏蔽、數模隔離、高速線等長約束，保障帶寬、相位噪聲、PSRR、抖動等關鍵指標達標； 5.主導版圖技術評審，沉澱先進工藝版圖設計規範；基於 SKILL、Python、TCL 開發版圖自動化腳本，提升檢查、批量處理效率；帶教中級、初級版圖工程師，攻克流片前疑難版圖問題； 6.對接晶圓廠，跟進 MPW/正式流片，定位由版圖引發的良率異常、芯片功能與性能缺陷，輸出復盤優化方案。

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